Nederlands
Menu

Timinganalyse en CDC

Twee stuursignalen uit hetzelfde verzendende domein worden elk met een eigen synchronisator met 2 trappen ontvangen en aan de ontvangende kant met een AND gecombineerd. Wat is juist het probleem van dit ontwerp?

  1. ABij het passeren van de AND-poort wordt de metastabiliteit versterkt, en blijft de hele ontvangende schakeling instabiel
  2. BTwee signalen die aan de verzendende kant tegelijk veranderen, kunnen aan de ontvangende kant 1 cyclus verschoven worden gezien, waardoor een eigenlijk onmogelijke combinatie verschijnt
  3. CDe twee signalen lopen aan de ontvangende kant altijd in dezelfde cyclus gelijk, dus er ontstaat geen probleem
Antwoord en toelichting tonen

Antwoord: B. Twee signalen die aan de verzendende kant tegelijk veranderen, kunnen aan de ontvangende kant 1 cyclus verschoven worden gezien, waardoor een eigenlijk onmogelijke combinatie verschijnt

Het opnieuw samenkomen van afzonderlijk gesynchroniseerde signalen aan de ontvangende kant heet reconvergentie. Ook als twee signalen aan de verzendende kant tegelijk veranderen, wordt in elke synchronisator onafhankelijk bepaald of oud of nieuw wordt gekozen, dus aan de ontvangende kant kan een cyclus optreden waarin slechts één van beide is veranderd. Veranderen de twee bijvoorbeeld tegelijk van 0→1 en 1→0, dan hoort de AND ervoor en erna 0 te zijn, maar kan gedurende 1 cyclus een 1 verschijnen. De oplossing is ze tot één signaal samen te voegen, dat te synchroniseren en daarna te splitsen, of een codering te gebruiken waarbij maar één bit verandert, zoals Gray-code.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Wat is de juiste reden waarom controle met een CDC-verificatietool nodig wordt geacht, ook als STA en RTL-simulatie worden uitgevoerd?
  2. Wat is de juiste reden waarom het een probleem kan zijn om het pad waarlangs de Gray-codepointer van een asynchrone FIFO naar het andere domein gaat zonder constraint te laten (false path), alleen omdat het asynchroon is?
  3. In een synchrone schakeling met een klokperiode van 2,0 ns is de clock-to-output-vertraging van de verzendende flip-flop 0,2 ns, de vertraging van de combinatorische logica 1,4 ns en de setuptijd van de ontvangende flip-flop 0,1 ns. Hoe groot is de setup-slack als de klokscheefheid (skew) 0 is?
  4. Op een pad tussen flip-flops is de clock-to-output-vertraging 0,15 ns, de maximale vertraging van de combinatorische logica 2,2 ns en de setuptijd 0,15 ns. Wat is de maximale klokfrequentie waarop dit pad kan werken als skew en klokonzekerheid worden genegeerd?
  5. Welke beschrijving van WNS en TNS, zoals die in STA-rapporten voorkomen, is juist?