Nederlands
Menu

Timinganalyse en CDC

Welke opbouw van een resetsynchronisator, die uit een actief-lage externe reset een interne reset maakt die „asynchroon wordt geactiveerd en synchroon wordt gedeactiveerd”, is juist?

  1. ADe externe reset wordt op de asynchrone resetingangen van 2 flip-flops aangesloten, de D-ingang van de eerste trap wordt vast op 1 gezet, en de uitgang van de tweede trap is de interne reset
  2. BDe externe reset wordt op de D-ingangen van 2 flip-flops gezet en gesynchroniseerd, en alleen die uitgang wordt de interne reset
  3. CHet signaal dat de AND van de externe reset en de klok is, wordt direct de interne reset
Antwoord en toelichting tonen

Antwoord: A. De externe reset wordt op de asynchrone resetingangen van 2 flip-flops aangesloten, de D-ingang van de eerste trap wordt vast op 1 gezet, en de uitgang van de tweede trap is de interne reset

Wordt de externe reset 0, dan worden beide flip-flops via hun asynchrone resetingang direct 0 zonder op de klok te wachten, en is de interne reset actief. Nadat de externe reset terug is naar 1, wordt de 1 op D van de eerste trap per klok één trap doorgeschoven, en bij de tweede klok wordt de uitgang van de tweede trap 1 en wordt de reset opgeheven. Het opheffen is uitgelijnd op de klok, en ook als de eerste trap metastabiel wordt, is er gedurende de ene periode tot doorgifte naar de tweede trap tijd om uit te doven. Alleen synchroniseren via de D-ingang zorgt ervoor dat de reset niet werkt als de klok stilstaat.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Twee stuursignalen uit hetzelfde verzendende domein worden elk met een eigen synchronisator met 2 trappen ontvangen en aan de ontvangende kant met een AND gecombineerd. Wat is juist het probleem van dit ontwerp?
  2. Wat is de juiste reden waarom controle met een CDC-verificatietool nodig wordt geacht, ook als STA en RTL-simulatie worden uitgevoerd?
  3. Wat is de juiste reden waarom het een probleem kan zijn om het pad waarlangs de Gray-codepointer van een asynchrone FIFO naar het andere domein gaat zonder constraint te laten (false path), alleen omdat het asynchroon is?
  4. In een synchrone schakeling met een klokperiode van 2,0 ns is de clock-to-output-vertraging van de verzendende flip-flop 0,2 ns, de vertraging van de combinatorische logica 1,4 ns en de setuptijd van de ontvangende flip-flop 0,1 ns. Hoe groot is de setup-slack als de klokscheefheid (skew) 0 is?
  5. Op een pad tussen flip-flops is de clock-to-output-vertraging 0,15 ns, de maximale vertraging van de combinatorische logica 2,2 ns en de setuptijd 0,15 ns. Wat is de maximale klokfrequentie waarop dit pad kan werken als skew en klokonzekerheid worden genegeerd?