Nederlands
Menu

MOSFET

Welk ontwerp is juist om de logische drempelspanning van een CMOS-inverter op ongeveer de helft van de voedingsspanning te brengen?

  1. ADe nMOS weglaten
  2. BDe voedingsspanning op 0 V zetten
  3. CDe gatebreedte van de pMOS groter maken dan die van de nMOS, zodat de aandrijfvermogens van pMOS en nMOS in balans zijn
Antwoord en toelichting tonen

Antwoord: C. De gatebreedte van de pMOS groter maken dan die van de nMOS, zodat de aandrijfvermogens van pMOS en nMOS in balans zijn

Omdat de mobiliteit van gaten kleiner is dan die van elektronen, is het aandrijfvermogen van de pMOS bij gelijke afmetingen lager en verschuift de logische drempel naar de aardzijde. Als de gatebreedte van de pMOS 2 tot 3 keer die van de nMOS wordt gemaakt zodat de aandrijfvermogens gelijk zijn, ligt de logische drempel op ongeveer de helft van de voedingsspanning, zijn de ruismarges boven en onder gelijk en zijn ook de vertragingen bij stijgende en dalende flank gelijk. Omdat oppervlak en ingangscapaciteit toenemen, wordt bij snelheidsgerichte schakelingen de verhouding soms bewust kleiner gekozen.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over MOSFET

  1. Welk voordeel van een transmissiegate waarin nMOS en pMOS parallel zijn geschakeld, is juist?
  2. Welke vorm van doorslag kan optreden wanneer tussen gate en source een spanning wordt gezet die de nominale waarde ver overschrijdt?
  3. Wat is de juiste hoofdreden dat de mobiliteit in het kanaal van een MOSFET lager is dan de mobiliteit binnenin het siliciumkristal?
  4. Wat is de belangrijkste oorzaak dat bij kort-kanaal MOSFET's de drainstroom kleiner is dan de kwadratische wet in (VGS − Vth) en een afhankelijkheid vertoont die dicht bij de eerste macht ligt?
  5. Welke formule geeft bij benadering de vertragingstijd van een CMOS-logische poort? (C: belastingscapaciteit, V: voedingsspanning, I: aandrijfstroom)

Vergelijkingen bij dit onderwerp