Substrat de boîtier dont le cœur est une plaque de verre au lieu de résine renforcée de fibres de verre. Comme le verre est plan et dimensionnellement stable, il est développé pour former un câblage fin et des vias traversants denses même dans les grands boîtiers.
Nom japonais: ガラスコア基板
Domaine: Packaging avancé (3D et chiplets)
Les boîtiers de processeurs hautes performances utilisent surtout des substrats à couches séquentielles (build-up), où des couches diélectriques en résine et un câblage en cuivre sont empilés sur les deux faces d'un cœur en fibres de verre imprégnées de résine. À mesure que les substrats grandissent pour porter plusieurs puces et des piles HBM pour l'IA, le gauchissement avec la température et le retrait ou la dilatation pendant la fabrication deviennent problématiques, et l'alignement se complique à mesure que le câblage s'affine. Un substrat à cœur de verre remplace ce cœur par une fine plaque de verre et tire parti de la surface très plane, de la rigidité et de la stabilité dimensionnelle à la chaleur du verre pour concilier câblage fin et grandes tailles de substrat.
Le coefficient de dilatation thermique du verre peut être choisi en ajustant sa composition, ce qui aide à maîtriser le gauchissement et les contraintes dus aux différences de dilatation avec les puces au-dessus et la carte en dessous. Les deux faces sont reliées par des vias traversant le verre (TGV, through-glass vias), trous percés au laser ou par des méthodes similaires puis remplis de cuivre, qui visent à être plus fins et plus denses que les trous percés mécaniquement dans les cœurs organiques. Le verre est aussi généralement un diélectrique à faibles pertes, ce qui convient à la transmission de signaux rapides.
Le verre est fragile et peut s'ébrécher ou se fissurer pendant la manipulation et la fabrication. Autour des TGV remplis de cuivre en particulier, chaque variation de température crée des contraintes dues à la différence de dilatation entre le cuivre et le verre, qui peuvent amorcer des microfissures. Les contraintes des couches de câblage construites sur les deux faces peuvent aussi provoquer des fissures. L'adhérence du cuivre et de la résine sur le verre, l'uniformité du remplissage des vias, la faible conductivité thermique du verre et le peu de données de fiabilité à long terme sont d'autres défis.
En septembre 2023, Intel a présenté des substrats en verre pour l'encapsulation avancée de nouvelle génération et a indiqué viser une mise sur le marché dans la seconde moitié des années 2020. L'entreprise a mis en avant une meilleure planéité et une meilleure stabilité thermique et mécanique que celles des substrats organiques, permettant une densité d'interconnexion bien plus élevée dans le substrat. D'autres fabricants de substrats et de verre développent aussi cette technologie, et la maîtrise de la fragilité ainsi que l'obtention d'un rendement suffisant en production en volume sont décisives pour l'usage pratique.
Un substrat à cœur de verre utilise le verre comme cœur du substrat de boîtier, avec des couches de câblage au-dessus et en dessous qui relient les puces à la carte de circuit imprimé. Un interposeur en verre utilise le verre à la place d'un interposeur en silicium comme couche intermédiaire reliant les puces entre elles à haute densité. Leurs rôles diffèrent, mais tous deux relient leurs deux faces par des TGV.
Il est plan, dimensionnellement stable et résiste au gauchissement, si bien que le câblage fin et les vias traversants denses sont plus faciles à former même sur de grands substrats. Sa dilatation thermique peut être ajustée par la composition, et ses faibles pertes diélectriques conviennent aux signaux rapides.
Le verre se fissure facilement. Les contraintes dues aux différences de dilatation se concentrent autour des TGV remplis de cuivre et peuvent amorcer des fissures, et le verre peut s'ébrécher pendant la fabrication et la manipulation : il faut donc résoudre la gestion des contraintes, l'adhérence et la fiabilité à long terme.
Chiplet Collage hybride (hybrid bonding) Conditionnement au niveau du panneau (PLP) Couche de redistribution (RDL) CoWoS HBM Intégration 2.5D Intégration 3D Interposeur silicium Micro-bump