Hardwarebeschreibungssprachen und Verifikation
Welche der folgenden Verilog-Beschreibungen wird bei der Logiksynthese nicht zur Schaltung, sondern ignoriert (Beschreibung für die Simulation)?
- Aassign-Anweisung
- Balways @(posedge clk)
- CVerzögerungsangabe wie #10
Antwort und Erläuterung anzeigen
Antwort: C. Verzögerungsangabe wie #10
„#10“ lässt in der Simulation 10 Zeiteinheiten verstreichen; die Logiksynthese kann keine Verzögerung erzeugen und ignoriert sie. Die tatsächlichen Verzögerungen der Schaltung werden durch die verwendeten Gatter und Leitungen bestimmt. Auch Anzeigebefehle wie $display und Datei-Lese- und Schreibzugriffe, also Beschreibungen für Testbenches, werden nicht zur Schaltung. Werden solche Beschreibungen in synthetisierbares RTL gemischt, führt das zu unterschiedlichem Verhalten von Simulation und realer Hardware.