HDL과 검증

다음 Verilog 기술 중 논리 합성에서 회로가 되지 않고 무시되는 것(시뮬레이션용 기술)은?

  1. Aassign문
  2. Balways @(posedge clk)
  3. C#10과 같은 지연 지정
정답과 해설 보기

정답: C. #10과 같은 지연 지정

"#10"은 시뮬레이션 안에서 시간을 10단위 진행시킨다는 뜻이지만, 논리 합성은 지연을 만들 수 없으므로 무시합니다. 회로의 실제 지연은 사용하는 게이트와 배선으로 결정됩니다. 그 밖에도 $display 같은 표시 명령이나 파일 읽기/쓰기 등 테스트벤치용 기술은 회로가 되지 않습니다. 합성할 RTL 안에 이런 기술을 섞으면 시뮬레이션과 실제 장치의 동작이 달라지는 원인이 됩니다.

  • A. assign문은 조합 회로가 됩니다.
  • B. 이것은 플립플롭이 됩니다.
  • C. 올바릅니다. 지연은 배치 배선 후의 회로에서 결정됩니다.
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HDL과 검증의 다른 문제

  1. 위와 같이 8비트 d 안의 1의 개수를 세는 기술을 논리 합성하면 어떤 회로가 되는가?
  2. 위 기술의 리셋 종류와 동작으로 올바른 것은?
  3. 동기 리셋과 비동기 리셋의 차이로 올바른 것은?
  4. 비동기 리셋을 사용하는 회로에서 리셋 해제(0에서 1로의 변화)를 2단 플립플롭으로 클록에 동기시킨 뒤 각 회로에 분배하는 이유로 올바른 것은?
  5. HDL로 작성하는 상태 머신(스테이트 머신)의 기본 구성으로 올바른 것은?

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