時序分析與CDC

寫入端 250 MHz、讀取端 200 MHz,兩者都每個週期傳輸1字組。接收64字組突發的FIFO,在計算上所需的最小深度是多少(忽略同步化造成的延遲,小數無條件進位)?

  1. A51字組
  2. B64字組
  3. C13字組
查看答案與解析

正確答案:C. 13字組

寫入64字組所需的時間為 64 × 4 ns = 256 ns,在此期間可讀出 256 ÷ 5 ns = 51.2字組。剩下的量為 64 − 51.2 = 12.8字組,因此無條件進位後需要13字組。51字組是回答可讀出量的值,64字組是將整個突發全部儲存時的值,雖然足夠但並非最小。實際設計時,會加上指標同步化延遲的量,再進位到便於使用格雷碼指標的2的冪次,例如16字組。

練習這個領域 前往領域頁面

時序分析與CDC的其他題目

  1. 從低態有效的外部重設,產生「非同步確立、同步解除」之內部重設的重設同步器,其構成何者正確?
  2. 將來自同一發送端時脈域的2條控制訊號,分別以不同的2級同步器接收,並在接收端做AND後使用。此設計的問題點何者正確?
  3. 即使已進行STA與RTL模擬,仍需要以CDC驗證工具確認的理由,何者正確?
  4. 對非同步FIFO中將格雷碼指標傳到對方時脈域的路徑,若因為是非同步就不加限制(偽路徑),可能產生問題的理由何者正確?
  5. 在時脈週期為 2.0 ns 的同步電路中,發送端正反器的時脈→輸出延遲為 0.2 ns,組合電路的延遲為 1.4 ns,接收端正反器的建立時間為 0.1 ns。若時脈偏移為0,建立時間的餘裕是多少?