在時脈週期為 2.0 ns 的同步電路中，發送端正反器的時脈→輸出延遲為 0.2 ns，組合電路的延遲為 1.4 ns，接收端正反器的建立時間為 0.1 ns。若時脈偏移為0，建立時間的餘裕是多少？

正確答案：A. 0.3 ns

建立時間的餘裕以「要求時間 − 到達時間」求得。資料的到達時間為 0.2 + 1.4 = 1.6 ns，要求時間為下一個時脈邊緣減去建立時間的 2.0 − 0.1 = 1.9 ns，因此餘裕為 1.9 − 1.6 = 0.3 ns。由於是正值，表示滿足限制。0.4 ns 是忘了減去建立時間的值，0.5 ns 是反過來加上建立時間的值。餘裕為負即為違規。