意図しないラッチ란?

いとしないらっち

組み合わせ回路のつもりの記述で、ある条件のときに出力への代入がないために、値を保つラッチが論理合成で作られてしまうこと。

일본어 명칭: 意図しないラッチ

분야: HDL과 검증