Écart entre les instants d'arrivée d'un même signal d'horloge aux différentes bascules. Comme il modifie les marges de setup et de hold, on le minimise par la synthèse de l'arbre d'horloge.
Nom japonais: クロックスキュー
« Décalage d'horloge (clock skew) » apparaît dans 3 questions d'entraînement réparties sur 2 thèmes, dont Analyse temporelle et CDC, Lire une fiche technique.
Domaine: Circuits logiques
Réponse : A. 0,3 ns
La marge de setup se calcule par « instant requis − instant d'arrivée ». L'instant d'arrivée des données est 0,2 + 1,4 = 1,6 ns, et l'instant requis, obtenu en retranchant le temps d'établissement au front d'horloge suivant, est 2,0 − 0,1 = 1,9 ns ; la marge vaut donc 1,9 − 1,6 = 0,3 ns. Elle est positive : la contrainte est respectée. 0,4 ns est la valeur obtenue en oubliant de retrancher le temps d'établissement, et 0,5 ns celle obtenue en l'ajoutant par erreur. Une marge négative indique une violation.
Réponse : C. 400 MHz
La période d'horloge minimale est la somme du délai horloge-sortie, du délai de la logique combinatoire et du temps d'établissement. 0,15 + 2,2 + 0,15 = 2,5 ns, d'où une fréquence maximale de 1 ÷ 2,5 ns = 400 MHz. Environ 425 MHz est calculé à partir de 2,35 ns, en oubliant le temps d'établissement, et environ 455 MHz à partir du seul délai combinatoire de 2,2 ns. La fréquence maximale de toute la puce est déterminée par le plus contraint de ces chemins, le chemin critique.
En conception réelle, on retranche aussi une marge pour le décalage d'horloge (skew) et la gigue.
Le retard horloge → sortie du circuit intégré émetteur est …Temps d'établissement (setup time) Bascule (flip-flop) Slack Incertitude d'horloge (clock uncertainty) Chemin critique Gigue (jitter) Additionneur complet Circuit combinatoire Circuit séquentiel Code de Gray