Was ist Ungewolltes Latch?

Ein bei der Synthese entstehendes Latch, wenn eine als kombinatorische Logik gedachte Beschreibung unter einer Bedingung keinen Ausgang zuweist und der Wert daher gehalten werden muss.

Japanische Bezeichnung: 意図しないラッチ

Fachgebiet: HDL und Verifikation