LSI-Entwurfsablauf und EDA

Wie heißt die Arbeit, bei der Verzögerung und Leistungsaufnahme von Standardzellen unter verschiedenen Bedingungen von Eingangsflankenzeit, Lastkapazität, Spannung und Temperatur per Schaltungssimulation ermittelt und in Tabellen zusammengestellt werden?

  1. ATape-out
  2. BDicing
  3. CCharakterisierung der Bibliothek
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Antwort: C. Charakterisierung der Bibliothek

Bei der Charakterisierung werden für jede Zelle Verzögerung und Leistung per Schaltungssimulation für Kombinationen aus Eingangsflankensteilheit und Ausgangslastkapazität ermittelt und in Tabellen (z. B. im Liberty-Format) zusammengestellt. Da dies für jede PVT-Ecke geschieht, ist eine riesige Zahl von Simulationen nötig. Logiksynthese und statische Timing-Analyse berechnen durch Nachschlagen und Interpolieren in diesen Tabellen die Verzögerungen großer Schaltungen schnell.

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Weitere Fragen zu LSI-Entwurfsablauf und EDA

  1. Wie heißt das Verfahren der statischen Timing-Analyse, bei dem Verzögerungen mit einem Faktor beaufschlagt werden, um Sicherheitsabstand für die Streuung der Verzögerung von Transistoren und Leitungen je nach Ort auf demselben Chip zu erhalten?
  2. Welches Analyseverfahren behandelt die Streuung von Verzögerungen als Wahrscheinlichkeitsverteilung statt Worst-Case-Werte der Ecken zu kombinieren und ermittelt die Wahrscheinlichkeit, dass das Timing erfüllt wird?
  3. Was legt bei Timing-Randbedingungen (SDC) den Sicherheitsabstand fest, der als Berücksichtigung von Takt-Jitter und Skew von der Taktperiode abgezogen wird?
  4. Wie heißt das Verfahren der statischen Timing-Analyse, das die tendenziell pessimistischen Ergebnisse der normalen Analyse für verletzte Pfade anhand der tatsächlichen Signalausbreitung genau neu berechnet und überflüssigen Sicherheitsabstand beseitigt?
  5. Welches Verfahren im Analogentwurf simuliert die durch Fertigungsstreuung verursachte Änderung von Transistoreigenschaften mit zufälligen Werten viele Male und schätzt Leistungsverteilung und Ausbeute ab?

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