LSI-Entwurfsablauf und EDA

Wie heißt das Verfahren der statischen Timing-Analyse, bei dem Verzögerungen mit einem Faktor beaufschlagt werden, um Sicherheitsabstand für die Streuung der Verzögerung von Transistoren und Leitungen je nach Ort auf demselben Chip zu erhalten?

  1. AOCV-Derating (On-Chip Variation)
  2. BClock Gating
  3. CAntennenregel
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Antwort: A. OCV-Derating (On-Chip Variation)

Auch auf demselben Chip unterscheiden sich Schwellspannung, Leitungsabmessungen, Versorgungsspannung und Temperatur ortsabhängig geringfügig, wodurch die Verzögerung streut. Bei OCV werden Datenpfad und Taktpfad mit getrennten Faktoren beaufschlagt; in der Setup-Analyse wird z. B. die ungünstigste Kombination aus langsamen Daten und schnellem Takt der Übernahmeseite angenommen. Es werden auch genauere Verfahren wie AOCV und POCV eingesetzt, die Stufenzahl und Abstand des Pfads berücksichtigen. Die Antennenregel dient dem Schutz von Gates vor Schäden bei der Bearbeitung.

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Weitere Fragen zu LSI-Entwurfsablauf und EDA

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