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타이밍 분석과 CDC

홀드 위반을 고치기 위해 데이터 경로에 지연용 버퍼를 삽입합니다. 이때 확인해야 할 사항으로 가장 중요한 것은?

  1. A수신 측 플립플롭의 클럭에도 같은 양의 지연을 넣어 스큐를 0으로 유지할 것
  2. B추가한 지연 때문에 같은 경로의 셋업 슬랙이 부족해지지 않을 것
  3. C삽입하는 버퍼는 구동력이 큰 것으로 하여 지연을 가능한 한 작게 할 것
정답과 해설 보기

정답: B. 추가한 지연 때문에 같은 경로의 셋업 슬랙이 부족해지지 않을 것

홀드 위반은 데이터가 너무 일찍 도착하는 것이므로 데이터 경로에 지연을 더해 도착을 늦춥니다. 다만 더한 지연은 셋업의 도착 시각도 늦춥니다. 빠른 코너에서 홀드를 0.05 ns 개선하는 버퍼가 느린 코너에서는 0.1 ns 이상의 지연이 되기도 하므로, 셋업에 여유가 있는 범위에서 넣어야 합니다. 수신 측 클럭에도 같은 지연을 넣으면 개선분이 상쇄되고, 구동력을 높여 지연을 줄이는 것은 목적과 반대입니다.

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타이밍 분석과 CDC의 다른 문제

  1. 클럭 주기 1.25 ns(800 MHz)인 경로에서 클럭→출력 지연과 조합 회로 지연의 합이 1.05 ns, 셋업 타임이 0.05 ns, 셋업용 클럭 불확실성이 0.05 ns로 설정되어 있습니다. 셋업 슬랙은 얼마입니까?
  2. 클럭 불확실성을 설정할 때 셋업용에는 주기 지터를 포함하지만 홀드용에는 포함하지 않는 경우가 많습니다. 그 이유로 올바른 것은?
  3. STA에서 셋업과 홀드를 각각 주로 어떤 코너 조건에서 확인하는지의 조합으로 올바른 것은?
  4. OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?
  5. OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?