Hardwarebeschreibungssprachen und Verifikation
Welche Aussage zum Unterschied zwischen den Typen wire und reg in Verilog ist korrekt?
- Areg wird stets zu einem Flipflop und wire stets zu einer kombinatorischen Schaltung
- Bwire stellt eine über assign-Anweisungen usw. verbundene Leitung dar, reg ein Signal, dem in einem always-Block Werte zugewiesen werden, doch reg wird nicht zwangsläufig zu einem Flipflop
- Cwire ist ein Typ für Zahlen, reg ein Typ für Zeichen
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Antwort: B. wire stellt eine über assign-Anweisungen usw. verbundene Leitung dar, reg ein Signal, dem in einem always-Block Werte zugewiesen werden, doch reg wird nicht zwangsläufig zu einem Flipflop
In Verilog gilt die Regel, dass durch assign oder Modulausgänge getriebene Signale als wire und in einem always-Block zugewiesene Signale als reg deklariert werden. reg sieht nach „Register“ aus, wird aber bei Zuweisung in always @(*) zu einer kombinatorischen Schaltung und nicht zu einem Flipflop. Ob ein Flipflop entsteht, hängt davon ab, ob der Wert an einer Taktflanke aktualisiert wird. In SystemVerilog können beide als Typ logic geschrieben werden.