신뢰성
CMOS 회로의 래치업(latch-up)에 대한 설명으로 올바른 것은?
- A데이터를 유지하기 위한 정상적인 동작
- B기생적으로 생기는 사이리스터 구조가 도통되어 전원과 접지 사이에 대전류가 계속 흐르는 현상
- C클록이 정지하는 현상
정답과 해설 보기
정답: B. 기생적으로 생기는 사이리스터 구조가 도통되어 전원과 접지 사이에 대전류가 계속 흐르는 현상
CMOS 구조에는 pMOS와 nMOS의 웰과 기판에 의해 기생적인 PNP와 NPN 트랜지스터가 결합된 PNPN 사이리스터가 만들어져 있습니다. 노이즈나 입력 과전압으로 기판에 전류가 흘러 이것이 도통되면 서로 전류를 증폭하여 전원과 접지 사이에 대전류가 계속 흐르며, 전원을 끌 때까지 멈추지 않고 최악의 경우 소자가 소손됩니다. 웰 콘택트 강화, 가드 링, SOI 등으로 방지합니다.