Mécanisme qui maintient la cohérence du contenu lorsque les caches de plusieurs cœurs d'un CPU multicœur contiennent des données de même adresse. Lorsqu'un cœur écrit, les anciennes copies des autres cœurs sont par exemple invalidées.
Nom japonais: キャッシュコヒーレンシ
« Cohérence de cache » apparaît dans 6 questions d'entraînement réparties sur 2 thèmes, dont Multicœur et synchronisation, Interfaces d'E/S et bus.
Domaine: CPU et architecture
Réponse : A. Le cœur 1 lit l’ancienne valeur restée dans son propre cache
Dans un CPU multicœur, des copies des données d’une même adresse existent dans les caches de chaque cœur. Si le cœur 0 modifie x uniquement dans son cache, l’ancienne valeur reste dans le cache du cœur 1, qui la lit. Le mécanisme de cohérence de cache, par exemple en invalidant les copies des autres cœurs lors d’une écriture, garantit que la valeur la plus récente est visible quel que soit le cœur qui lit.
Réponse : B. Modified, Exclusive, Shared, Invalid
Dans MESI, chaque ligne de cache se trouve dans l’un des états suivants : Modified (modifiée et détenue par ce seul cœur), Exclusive (non modifiée et détenue par ce seul cœur), Shared (même contenu détenu par plusieurs cœurs) ou Invalid (invalide). L’état change chaque fois que le cœur lit ou écrit, ou qu’il apprend une lecture ou écriture d’un autre cœur, ce qui évite les incohérences entre données d’une même adresse.
Le mécanisme de cohérence de cache, par exemple en invalidant les copies des autres cœurs lors d’une écriture, garantit que la valeur la plus récente est visible quel que soit le cœur qui lit.
Deux cœurs possèdent chacun dans leur cache une copie de la…La cohérence de cache garantit, pour une adresse donnée, que tous les cœurs voient les écritures dans le même ordre et finissent par lire la valeur la plus récente.
Quelle est la différence entre cohérence de cache et modèle…CXL ajoute, sur la même couche physique que PCI Express, une communication assurant la cohérence de cache et une communication permettant au CPU de lire et écrire la mémoire du périphérique comme une mémoire ordinaire.
Quelle description de CXL (Compute Express Link) est correc…CXL.cache permet à un accélérateur de placer dans son propre cache la mémoire côté CPU tout en préservant la cohérence de cache.
Quelle combinaison correspond aux trois protocoles constitu…CXL PCI Express Ligne de cache Espionnage de bus (snooping) Modèle de cohérence mémoire Architecture de von Neumann Architecture du jeu d'instructions (ISA) DMA (accès direct à la mémoire) DVFS (ajustement dynamique de la tension et de la fréquence) Exécution dans le désordre (out-of-order)