Unité de transfert de données entre le cache et le niveau inférieur, aussi appelée bloc de cache. Elle fait 64 octets sur la plupart des CPU ; les bits de poids faible de l'adresse donnent la position (offset) dans la ligne.
Nom japonais: キャッシュライン
« Ligne de cache » apparaît dans 12 questions d'entraînement réparties sur 5 thèmes, dont Multicœur et synchronisation, Hiérarchie mémoire, CPU et architecture.
Domaine: Hiérarchie mémoire
Réponse : B. 64 octets
La plupart des processeurs échangent les données entre cache et mémoire principale par lignes de 64 octets. Les données d'adresses voisines étant souvent utilisées successivement (localité spatiale), les charger en bloc est efficace, et cela correspond au transfert en rafale de la DRAM (en DDR4, 8 transferts × 8 octets = 64 octets). Dans les programmes multithreads, il faut prendre garde au « faux partage », conflit qui survient lorsque des variables distinctes se trouvent sur la même ligne.
Réponse : C. Indiquer si la ligne contient des données significatives
Juste après la mise sous tension ou après l’invalidation d’une ligne, le contenu du cache n’a pas de sens. Une ligne dont le bit de validité vaut 0 n’est pas considérée comme un succès même si l’étiquette coïncide par hasard ; le bit passe à 1 lors du chargement de données correctes. On évite ainsi de considérer à tort une ligne vide comme un succès. La modification d’une ligne est indiquée par le bit modifié de l’écriture différée, et l’ordre d’éviction est géré par les informations de remplacement telles que LRU.
La longueur de rafale est de 8 en DDR4 et de 16 en DDR5 ; en DDR4 de 64 bits de large, cela donne 8 × 8 octets = 64 octets, soit exactement une ligne de cache du processeur (64 octets).
Quelle description du transfert en rafale (burst) d'une DRA…Le contrôle de cohérence attribue à chaque ligne de cache un état tel que « modifiée, partagée, invalide » (protocole MESI, etc.) et invalide les copies des autres cœurs lors d'une écriture.
Dans un processeur multicœur, quel mécanisme maintient la c…Avec j dans la boucle interne, les adresses contiguës sont lues dans l’ordre, si bien que le reste de la ligne de cache de 64 octets chargée lors d’un défaut est utilisé immédiatement.
Parcourir le tableau à deux dimensions a[i][j] du langage C…Ajouter à chaque ligne un remplissage (padding) d’environ une ligne de cache décale l’ensemble associé à chaque élément et répartit les accès.
Lorsqu’une ligne d’un tableau à deux dimensions mesure 4096…Dans MESI, chaque ligne de cache se trouve dans l’un des états suivants : Modified (modifiée et détenue par ce seul cœur), Exclusive (non modifiée et détenue par ce seul cœur), Shared (même contenu détenu par plusieurs cœurs) ou Invalid (invalide).
Quelle combinaison correspond aux quatre états du protocole…Faux partage (false sharing) Protocole MESI Localité spatiale LRU (Least Recently Used) Débit (throughput) TLB (tampon de traduction d'adresses) Cohérence de cache AXI Interruption Allocation en écriture (write allocate)