Paire d'instructions chargement réservé (LR) et rangement conditionnel (SC), aussi appelées LL et SC. Si un autre cœur écrit à l'adresse après LR, SC échoue, ce qui permet de réaliser des mises à jour atomiques.
Nom japonais: LR/SC
« LR/SC » apparaît dans 3 questions d'entraînement réparties sur 1 thèmes, dont Multicœur et synchronisation.
Domaine: Multicœur et synchronisation
Réponse : B. Lorsque la réservation a été perdue entre le LR et le SC, par exemple parce qu’un autre cœur a écrit à cette adresse
LR lit la valeur et « réserve » simultanément l’adresse. Lors de l’écriture par SC, si la réservation est maintenue, l’écriture a lieu et réussit ; si elle a été perdue, par exemple à cause d’une écriture d’un autre cœur, SC n’écrit pas et renvoie un échec. Alors que CAS vérifie la concordance des valeurs, LR/SC vérifie s’il y a eu une écriture ; il détecte donc aussi le cas où la valeur a changé puis est revenue à l’original. ARM possède une paire d’instructions similaire.
Alors que CAS vérifie la concordance des valeurs, LR/SC vérifie s’il y a eu une écriture ; il détecte donc aussi le cas où la valeur a changé puis est revenue à l’original.
Avec une paire d’instructions comme LR/SC (load-reserved/st…Parmi elles figurent CAS (compare-and-swap), fetch-and-add, ainsi que LR/SC et les instructions AMO de RISC-V ; elles servent de base à la construction des verrous et des structures de données sans verrou.
Quelle description d’une instruction atomique (instruction …On l’évite en associant au pointeur un compteur de mises à jour comparé en même temps, ou en utilisant LR/SC.
Quelle description du problème ABA, qui affecte les structu…Sans verrou (lock-free) Instruction atomique Compare-and-swap Problème ABA Acquisition-libération (acquire-release) Barrière mémoire Cohérence séquentielle Course aux données (data race) Espionnage de bus (snooping) Faux partage (false sharing)