Paar instructies: load-reserved (LR) en store-conditional (SC). Ook LL en SC genoemd. Als na LR een andere core naar dat adres schrijft, mislukt SC, waardoor atomaire updates kunnen worden gebouwd.
Japanse benaming: LR/SC
“LR/SC” komt voor in 3 oefenvragen uit 1 onderwerpen, bijv. Multicore en synchronisatie.
Vakgebied: Multicore en synchronisatie
Antwoord: B. Wanneer tussen LR en SC de reservering verloren is gegaan, bijvoorbeeld doordat een andere core naar dat adres heeft geschreven
LR 'reserveert' dat adres terwijl het de waarde leest. Bij het latere schrijven met SC lukt het als de reservering behouden is, en bij verlies van de reservering, bijvoorbeeld door een schrijfactie van een andere core, wordt niet geschreven en een mislukking gemeld. Waar CAS de gelijkheid van waarden controleert, controleert LR/SC of er is geschreven, zodat ook gevallen worden gedetecteerd waarin de waarde is veranderd en teruggekeerd. ARM heeft een vergelijkbaar instructiepaar.
Waar CAS de gelijkheid van waarden controleert, controleert LR/SC of er is geschreven, zodat ook gevallen worden gedetecteerd waarin de waarde is veranderd en teruggekeerd.
Wanneer mislukt bij een instructiepaar zoals LR/SC (load-re…Voorbeelden zijn CAS (compare-and-swap), fetch-and-add en de LR/SC- en AMO-instructies van RISC-V; ze vormen de basis voor locks en lock-free datastructuren.
Welke uitleg over atomaire instructies (ondeelbare instruct…Dit wordt voorkomen door de pointer samen met een bijwerkteller te vergelijken, of met LR/SC.
Welke uitleg over het ABA-probleem, dat bij lock-free datas…Lock-free Atomaire instructie Numerieke apertuur (NA) Compare-and-swap ABA-probleem Acquire-release Barrièresynchronisatie Conditievariabele Data race Deadlock