Nederlands
Menu

Geheugenhiërarchie en prestaties

In een systeem met paginagrootte 4 KB en regelgrootte 64 byte wordt een L1-cache met virtuele index en fysieke tag (VIPT) zo opgebouwd dat index en offset alleen uit bits binnen de pagina bestaan. Wat is de maximale capaciteit van de cache bij 8-weg set-associativiteit?

  1. A32 KB
  2. B4 KB
  3. C256 KB
Antwoord en toelichting tonen

Antwoord: A. 32 KB

Een adres binnen een pagina is 4 KB = 2¹², dus 12 bits, en dit bereik is in virtueel en fysiek adres gelijk. Om index en offset samen binnen 12 bits te houden, moet de capaciteit per weg ten hoogste 2¹² = 4 KB zijn. Bij 8 wegen is dat maximaal 4 KB × 8 = 32 KB. 4 KB is slechts de capaciteit van één weg. Bij 256 KB zouden bits van het paginanummer in de index terechtkomen, met het probleem dat hetzelfde fysieke adres in verschillende sets kan terechtkomen.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Geheugenhiërarchie en prestaties

  1. Wat is de belangrijkste reden dat VIPT (virtuele index, fysieke tag) vaak wordt gebruikt voor de L1-cache?
  2. De hittijd van de cache is 2 cycli, de missratio 4% en de misstraf 150 cycli. Hoeveel cycli bedraagt de gemiddelde geheugentoegangstijd?
  3. Een processor heeft bij een ideale cache een gemiddelde CPI van 1,0, gemiddeld 1,3 geheugentoegangen per instructie, een missratio van 2% en een misstraf van 100 cycli. Wat is de werkelijke gemiddelde CPI?
  4. Wat is het belangrijkste voordeel van een non-blocking cache (een cache die tijdens het afhandelen van een miss andere toegangen blijft accepteren)?
  5. De missratio van de L1-cache (als aandeel van alle toegangen) is 4% en de globale missratio van de L2-cache (aandeel van alle toegangen dat ook in L2 mist) is 1%. Wat is de lokale missratio van L2?

Vergelijkingen bij dit onderwerp