양자 컴퓨터의 하드웨어
초전도 큐비트의 에너지 완화 시간 T1을 제한하는 요인 중, 박막 증착이나 표면 처리 등의 제조 공정과 특히 관계가 깊은 것은?
- A트랜스몬의 비조화성이 너무 커서, |0⟩과 |1⟩ 사이의 전이를 골라 조작할 수 없는 것
- B알루미늄의 초전도 전이 온도가 희석 냉동기의 최저 온도보다 낮은 것
- C기판이나 금속의 표면·계면의 비정질 산화막 등에 있는, 2준위계(TLS)라고 불리는 결함에 의한 유전 손실
정답과 해설 보기
정답: C. 기판이나 금속의 표면·계면의 비정질 산화막 등에 있는, 2준위계(TLS)라고 불리는 결함에 의한 유전 손실
초전도 큐비트의 전기장은 기판과 금속의 계면, 금속이나 기판의 표면, 조셉슨 접합의 산화막 등을 지납니다. 그곳에 있는 비정질 재료에는 원자의 배치가 두 가지 사이를 요동하는 것 같은 2준위계(TLS) 결함이 많이 있어, 큐비트의 에너지를 흡수하여 T1을 짧게 합니다. 그래서 기판 세정, 표면 산화막을 줄이는 처리, 막 재료의 선택(탄탈럼 등), 전기장이 표면에 집중되기 어려운 전극 모양 등이 결맞음 개선에 효과가 있습니다. 이는 MOSFET의 게이트 절연막에서 계면 결함을 줄이는 노력과 매우 비슷한, 재료와 공정의 과제입니다.